Каскадное кодирование на основе многомерных решеток и кодов Рида — Соломона для многоуровневой флэш-памяти
Ключевые слова:
каскадный код, многомерные решетки, код Рида-Соломона, многоуровневая flash память, вероятность ошибки декодированияАннотация
В работе рассмотрена каскадная схема кодирования для многоуровневой флэш-памяти, внутренняя ступень которой представляет собой конечное подмножество многомерной целочисленной решетки (lattice code), а в качестве внешней ступени используется код Рида — Соломона. Анализ помехоустойчивости предложенной каскадной схемы выполнен применительно к модели, отражающей основные физические особенности ячейки флэш-памяти с неравномерно расположенными целевыми уровнями напряжения в ячейке и дисперсией шума, зависящей от записанного значения (input-dependent additive Gaussian noise, ID-AGN). Для этой модели в работе развит новый подход к вычислению вероятности ошибки декодирования внутреннего кода на основе одномерного численного интегрирования произведений характеристических функций случайных величин, используемых декодером при вынесении решения. Показано, как при увеличении времени хранения и/или числа циклов перезаписи адаптировать параметры предложенной каскадной конструкции с тем, чтобы сохранить требуемый уровень вероятности ошибки.Литература
1. Micheloni R., Crippa L. Multi-bit NAND flash memories for ultra-high density storage devices // Advances in Non-Volatile Memory and Storage Technology. 2014. pp. 75–119.
2. Naso G. et al. A 128 Gb 3b/cell NAND flash design using 20nm planar-cell technology // IEEE International Solid-State Circuits Conference Digest of Technical Papers. 2013. pp. 218–219.
3. Im J.W. et al. A 128Gb 3b/cell V-NAND flash memory with 1Gb/s I/O rate // Proceedings of ISSCC. 2015. pp. 1–3.
4. Aritome S. NAND Flash Memory Technologies // John Wiley & Sons. 2016. 410 p.
5. Yaakobi E. et al. Error correcting coding for flash memories // Flash Memory Summit. 2009. vol. 31. pp. 4–10.
6. Lou H.-L., Sundberg C.-E. Coded modulation to increase storage capacity of multilevel memories // Proceedings of the IEEE Globecom (Globecom'1998). 1998. pp. 3379–3384.
7. Sun F. et al. Multilevel flash memory on-chip error correction based on trellis coded modulation // Proceedings of the IEEE International Symposium on Circuits and Systems (ISCAS 2006). 2006. pp. 1443–1446.
8. Li S., Zhang T. Improving multi-level NAND flash memory storage reliability using concatenated BCH-TCM coding // IEEE Trans. on VLSI Systems. 2010. vol. 18. no. 10. pp. 1412–1420.
9. Xu Q., Gong P., Chen T.M. Concatenated LDPC-TCM coding for reliable storage in multi-level flash memories // Proceedings of the 9th International Symposium On Communication System, Networks & Digital Signal Processing (CSNDSP 2014). 2014. pp. 166–170.
10. Kurkoski B.M. Coded modulation using lattices and Reed-Solomon codes, with applications to flash memories // IEEE Trans. on Selected Areas in Communications. 2014. vol. 32. no. 5. pp. 900–908.
11. Wang X., Dong G., Pan L., Zhou R. Error correction codes and signal processing in flash memory // Flash Memories. URL: http://www.intechopen.com/books/flash-memories/error-correction-codes-and- signal-processing-in-flash-memory (дата обращения: 26.10.2014).
12. Dong G. et al. Estimating information- theoretical NAND flash memory storage capacity and its implication to memory system design space exploration // IEEE Trans. Very Large Scale Integration (VLSI) Systems. 2012. vol. 20. no. 9. pp. 1705–1714.
13. Huang X. et al. Multilevel Flash Memories: Channel modeling, Capacities and Optimal Coding Rates // International Journal on Advances in Systems and Measurement. 2013. vol. 6. no. 3, 4. pp. 364–373. URL: http://www.iariajournals.org/systems_and_measurements/sysmea_v6_n34_2013_paged.pdf (дата обращения: 26.10.2014).
14. Sun F., Rose K., Zhang T. On the Use of Strong BCH Codes for Improving Multilevel NAND Flash Memory Storage Capacity // URL: http://www.researchgate.net/publication/254376882_On_the_Use_of_Strong_BCHCodes for Improving_Multilevel NAND Flash_ Memory Storage Capacity (дата обращения: 26.10.2014).
15. Трофимов А.Н., Таубин Ф.А. Теоретико-информационный анализ многоуровневой flash памяти. Часть 1: Модель канала и границы случайного кодирования // Информационно-управляющие системы. 2016. Т. 81. № 2. С. 49–59.
16. Forney G.D. Coset Codes – Part 1: Introduction and geometrical classification // IEEE Trans. on Information Theory. 1988. vol. 34. no. 5. pp. 1123-1151.
17. Bahl L.R., Cocke J., Jelinek F., Raviv J. Optimal decoding of linear codes for minimum symbol error rate // IEEE Trans. on Information Theory. 1974. vol. 20. no. 2. pp. 284–287.
18. Trofimov A.N. Modified Chernoff bound and some applications / Krouk E., Semenov S. (Eds.) // Modulation and Coding Techniques in Wireless Communications. Chichester, West Sussex, UK: Wiley. 2011. pp. 206–220.
2. Naso G. et al. A 128 Gb 3b/cell NAND flash design using 20nm planar-cell technology // IEEE International Solid-State Circuits Conference Digest of Technical Papers. 2013. pp. 218–219.
3. Im J.W. et al. A 128Gb 3b/cell V-NAND flash memory with 1Gb/s I/O rate // Proceedings of ISSCC. 2015. pp. 1–3.
4. Aritome S. NAND Flash Memory Technologies // John Wiley & Sons. 2016. 410 p.
5. Yaakobi E. et al. Error correcting coding for flash memories // Flash Memory Summit. 2009. vol. 31. pp. 4–10.
6. Lou H.-L., Sundberg C.-E. Coded modulation to increase storage capacity of multilevel memories // Proceedings of the IEEE Globecom (Globecom'1998). 1998. pp. 3379–3384.
7. Sun F. et al. Multilevel flash memory on-chip error correction based on trellis coded modulation // Proceedings of the IEEE International Symposium on Circuits and Systems (ISCAS 2006). 2006. pp. 1443–1446.
8. Li S., Zhang T. Improving multi-level NAND flash memory storage reliability using concatenated BCH-TCM coding // IEEE Trans. on VLSI Systems. 2010. vol. 18. no. 10. pp. 1412–1420.
9. Xu Q., Gong P., Chen T.M. Concatenated LDPC-TCM coding for reliable storage in multi-level flash memories // Proceedings of the 9th International Symposium On Communication System, Networks & Digital Signal Processing (CSNDSP 2014). 2014. pp. 166–170.
10. Kurkoski B.M. Coded modulation using lattices and Reed-Solomon codes, with applications to flash memories // IEEE Trans. on Selected Areas in Communications. 2014. vol. 32. no. 5. pp. 900–908.
11. Wang X., Dong G., Pan L., Zhou R. Error correction codes and signal processing in flash memory // Flash Memories. URL: http://www.intechopen.com/books/flash-memories/error-correction-codes-and- signal-processing-in-flash-memory (дата обращения: 26.10.2014).
12. Dong G. et al. Estimating information- theoretical NAND flash memory storage capacity and its implication to memory system design space exploration // IEEE Trans. Very Large Scale Integration (VLSI) Systems. 2012. vol. 20. no. 9. pp. 1705–1714.
13. Huang X. et al. Multilevel Flash Memories: Channel modeling, Capacities and Optimal Coding Rates // International Journal on Advances in Systems and Measurement. 2013. vol. 6. no. 3, 4. pp. 364–373. URL: http://www.iariajournals.org/systems_and_measurements/sysmea_v6_n34_2013_paged.pdf (дата обращения: 26.10.2014).
14. Sun F., Rose K., Zhang T. On the Use of Strong BCH Codes for Improving Multilevel NAND Flash Memory Storage Capacity // URL: http://www.researchgate.net/publication/254376882_On_the_Use_of_Strong_BCHCodes for Improving_Multilevel NAND Flash_ Memory Storage Capacity (дата обращения: 26.10.2014).
15. Трофимов А.Н., Таубин Ф.А. Теоретико-информационный анализ многоуровневой flash памяти. Часть 1: Модель канала и границы случайного кодирования // Информационно-управляющие системы. 2016. Т. 81. № 2. С. 49–59.
16. Forney G.D. Coset Codes – Part 1: Introduction and geometrical classification // IEEE Trans. on Information Theory. 1988. vol. 34. no. 5. pp. 1123-1151.
17. Bahl L.R., Cocke J., Jelinek F., Raviv J. Optimal decoding of linear codes for minimum symbol error rate // IEEE Trans. on Information Theory. 1974. vol. 20. no. 2. pp. 284–287.
18. Trofimov A.N. Modified Chernoff bound and some applications / Krouk E., Semenov S. (Eds.) // Modulation and Coding Techniques in Wireless Communications. Chichester, West Sussex, UK: Wiley. 2011. pp. 206–220.
Опубликован
2018-03-30
Как цитировать
Таубин, Ф. А., & Трофимов, А. Н. (2018). Каскадное кодирование на основе многомерных решеток и кодов Рида — Соломона для многоуровневой флэш-памяти. Труды СПИИРАН, 2(57), 75-103. https://doi.org/10.15622/sp.57.4
Раздел
Искусственный интеллект, инженерия данных и знаний
Авторы, которые публикуются в данном журнале, соглашаются со следующими условиями:
Авторы сохраняют за собой авторские права на работу и передают журналу право первой публикации вместе с работой, одновременно лицензируя ее на условиях Creative Commons Attribution License, которая позволяет другим распространять данную работу с обязательным указанием авторства данной работы и ссылкой на оригинальную публикацию в этом журнале.
Авторы сохраняют право заключать отдельные, дополнительные контрактные соглашения на неэксклюзивное распространение версии работы, опубликованной этим журналом (например, разместить ее в университетском хранилище или опубликовать ее в книге), со ссылкой на оригинальную публикацию в этом журнале.
Авторам разрешается размещать их работу в сети Интернет (например, в университетском хранилище или на их персональном веб-сайте) до и во время процесса рассмотрения ее данным журналом, так как это может привести к продуктивному обсуждению, а также к большему количеству ссылок на данную опубликованную работу (Смотри The Effect of Open Access).
